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Korea University Signal Processing Laboratory
- 지도교수
- 오형철
- 이메일
- ohyeong@korea.ac.kr
- 위치
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- 과학기술1관 314A,B호
- 생명과학관 231B호
- 연락처
- 044-860-1425
본 연구실에서는 병렬연산 및 VLSI 구조 이론연구와 병행하여, 병렬연산용 VLSI 설계뿐 아니라 시스템 설계 및 구현을 위한 지식습득에 역점을 두고 있습니다.
또한, 전 실원들이 최근 우리나라 산업계의 주요 관심분야라고 할 수 있는 통신, DSP 및 컴퓨터 응용분야의 시스템 수준의 폭넓은 지식을 얻을 수 있게 하여, 고부가가치의 고유 시스템을 설계할 수 있는 인재의 양성을 추구하고 있습니다. 병렬연산 및 VLS구조 연구실은 1994년 3월에 개설되었습니다.
현재의 주요 연구분야는
- 특수목적 병렬연산 (Special Purpose Parallel Compution) VLSI 구조 설계 및 ASIC 제작
- 일반목적 병렬연산 (General Purpose Parallel Computation) 분야의 상호연결망(Interconnection Network) 구조 개발 및 Routing 알고리즘 개발
- 컴퓨터 구조, 미세구조
- 통신, DSP 및 컴퓨터 응용 분야의 VHDL 부품 라이브러리 구축의 4가지로 크게 나누어져 있습니다.